Архив→Аппаратная часть→Ячейка троичной двухуровневой трёхразрядной сверхоперативной памяти (троичная SRAM).
Троичные двухуровневые трёхразрядные триггеры на трёх двухвходовых элементах 2ИЛИ-НЕ и на трёх двухвходовых элементах 2И-НЕ можно использовать для построения ячеек троичной сверхоперативной памяти, подобной двоичной SRAM ( http://ru.wikipedia.org/wiki/SRAM_(память) ).
Для этого необходимо три двухвходовых КМОП элемента (инвертора), выполняющих логическую функцию 2ИЛИ-НЕ или 2И-НЕ.
Обычно такие элементы строятся на четырёх транзисторах (рис."Схема 2И-НЕ" в статье http://ru.wikipedia.org/wiki/КМОП ).
Три таких элемента состоят из 12 транзисторов, плюс 3 транзистора доступа, подключенные к трём выходам Q0, Q1, Q2. Всего 15 транзисторов на одну ячейку (трит).
Вероятно, что элементы 2И-НЕ и 2ИЛИ-НЕ можно построить на двух комплементарных двухзатворных транзисторах, один из которых выполняет логическую функцию 2И, а второй логическую функцию 2ИЛИ. В этом случае три двухвходовых элемента 2И-НЕ и 2ИЛИ-НЕ будут состоять из 6 транзисторов, плюс 3 транзистора доступа. Всего 9 транзисторов на одну ячейку (трит).
Андрей Куликов,
Мнения
001 Во втором случае (9 транзисторов на трит), по сравнению с обычной двоичной шеститранзисторной ячейкой статической сверхоперативной памяти SRAM (рис.1 на странице http://ru.wikipedia.org/wiki/SRAM_(память) ), уже при трёх ячейках удельная ёмкость троичной памяти превосходит удельную ёмкость двоичной памяти. При 18 транзисторах двоичная память имеет ёмкость 2^3=8 кодов (чисел), а троичная 3^2=9 кодов (чисел), при дальнейшем увеличении числа транзисторов удельная ёмкость троичной памяти увеличивается ещё больше.
002 Меня смущает количество дорожек необходимых для таких трёх разрядных структур.
Для примера: современные x86 имеет разрядность шины адресов равной 32 битам (или 36) что равно 2^32 ячеек памяти,
в троичной системе для этого понадобится 20-21 разряд.
Соответственно в троичной двухуровневой трёхразрядной системе для 20-21 разрядов потребуется 60-63 дорожки, практически в 2 раза больше чем в обычной двоичной.
В троичной двухуровневой двуразрядной системе на это же потребуется только 40-42 дорожки.003 Во времена четырёхразрядных микропроцессоров Intel 4004 восемь разрядов казалось много, во времена восьмиразрядных микропроцессоров Intel 8080 много казалось 16 разрядов, во времена 16 разрядных микропроцессоров много казалось 32 разряда, это дело времён и технологий.
Да, по этому параметру (число дорожек из проводников) троичная двухуровневая двухразрядная система имеет преимущество по сравнению с троичной двухуровневой трёхразрядной системой, но это только один параметр из множества других параметров.
Да, сигнальных проводников приблизительно вдвое больше , но объём передаваемых данных тоже больше в 1,5 раза, применение троичных алгоритмов из-за более быстрой сходимости по сравнению с двоичными алгоритмами позволит уменьшить время решения множества задач, а умножение и деление на 3 и 3^n одной операцией сдвига на 1 или n разрядов влево или вправо ещё больше ускорит выполнение троичных алгоритмов.
004 По схеме и топологии КМОП-микросхемы 2И-НЕ, приведённой в http://ru.wikipedia.org/w/index.php?title=КМОП&stable=0&redirect=no можно заметить, что, хотя, на схеме логического элемента 2И-НЕ и рисуют четыре полевых транзистора, на самом деле в микросхеме применяются два двухзатворных полевых транзистора разных конструкций. Верхний двухзатворный транзистор выполняет логическую функцию 2ИЛИ, а нижний двухзатворный полевой транзистор выполняет логическую функцию 2И.
Таким образом, в действительности, одна троичная трёхбитная ячейка сверхоперативной памяти (троичная SRAM) будет состоять из 6-ти (шести) двухзатворных полевых транзисторов и 3-х (трёх) однозатворных полевых транзисторов доступа, всего 9-ть (девять) транзисторов на одну ячейку (трит).
Итого, на 18-ти транзисторах можно построить или 3 двоичных ячейки сверхоперативной памяти (SRAM), которые в показательной позиционной системе счисления http://ru.wikipedia.org/wiki/Позиционная_система_счисления могут хранить 2^3=8 кодов (чисел), или 2 троичные трёхбитные ячейки троичной трёхбитной сверхоперативной памяти (троичной трёхбитной SRAM), которые в показательной позиционной системе счисления могут хранить 3^2=9 кодов (чисел), что на 1 код (число) больше. С увеличением числа транзисторов разница возрастает ещё больше.009 При 18 транзисторах, 3 двоичных или 2 троичных разряда, (2^3=8 чисел, 3^2=9 чисел) увеличение ёмкости SRAM в 9/8=1,125 раза (на 12,5%).
При 36 транзисторах, 6 двоичных или 4 троичных разряда, (2^6=64 чисел, 3^4=81 чисел) увеличение ёмкости SRAM в 81/64=1,267 раза (на 26,7%).
При 72 транзисторах, 12 двоичных или 8 троичных разрядов, (2^12=4096 чисел, 72 3^8=6561 чисел) увеличение ёмкости SRAM в 6561/4096=1,6 раза (на 60%)
При 144 транзисторах, 24 двоичных или 16 троичных разрядов, (2^24=16 777 216 чисел, 3^16=43 046 721 чисел) увеличение ёмкости SRAM в 43 046 721/16 777 216=2,57 раза (на 157%).
При 288 транзисторах, 48 двоичных или 32 троичных разряда, (2^48=281 474 976 710 656 чисел, 3^32=1 853 020 188 851 841 чисел) увеличение ёмкости SRAM в 1 853 020 188 851 841/281 474 976 710 656=6,58 раза (на 558%).
005 Схема троичной трёхбитной ячейки троичной трёхбитной сверхоперативной памяти (TSRAM) на троичном трёхбитном триггере из трёх логических элементов 2ИЛИ-НЕ.
012 %D0%9A%D0%9C%D0%9E%D0%9F.JPG?1295459516)
В прикреплённом файле приведё снимок моделей ячеек троичной трёхбитной сверхоперативной памяти (TSRAM) на троичном трёхбитном триггере на трёх логических элементах 2ИЛИ-НЕ на КМОП транзисторах в симуляторе схем Circuit Simulator v1.5n.
Испытания показали работоспособность ячеек.
Более подробное описание и код моделей приведены на странице http://knol.google.com/k/%D0%B0%D0%BD%D0%B4%D1%80%D0%B5%D0%B9-%D0%BA%D1%83%D0%BB%D0%B8%D0%BA%D0%BE%D0%B2/%D1%82%D1%80%D0%BE%D0%B8%D1%87%D0%BD%D1%8B%D0%B9-%D0%B4%D0%B2%D1%83%D1%85%D1%83%D1%80%D0%BE%D0%B2%D0%BD%D0%B5%D0%B2%D1%8B%D0%B9-%D1%82%D1%80%D1%91%D1%85%D1%80%D0%B0%D0%B7%D1%80%D1%8F%D0%B4%D0%BD%D1%8B%D0%B9/209nqpp00go3k/261#
006 Схема троичной трёхбитной ячейки троичной трёхбитной сверхоперативной памяти на троичном трёхбитном триггере из трёх логических элементов 2И-НЕ.
007 Схема троичной трёхбитной ячейки троичной трёхбитной сверхоперативной памяти (TSRAM) на троичном трёхбитном триггере из трёх логических элементов 2ППБ-НЕ (переключателях по большинству с переворотом, мажоритарных клапанах с инверсией).
008 При применении непозиционной унарной троичной системы счисления, аппаратные затраты активных элементов (транзисторов) в троичной трёхбитной сверхоперативной памяти не увеличиваются, а надёжность хранения данных возрастает, так как при неисправности одной из трёх битовых (BL) линий по двум оставшимся исправным битовым линиям (BL) можно полностью восстановить записанный в память код (число).
При применении позиционной троичной трёхбитной системы счисления аппаратные затраты активных элементов (транзисторов) уменьшаются в 2*ln3/(3*ln2)=1,057 раза, т.е. на 5,7% http://trinary.ru/discussions/69/4 Блок 043. Надёжность хранения данных увеличивается так же, как и в первом случае.010 v1.JPG?1295210717)
В прикреплённом файле приведён снимок модели модуля троичной трёхбитной одноединичной сверхоперативной памяти (TSRAM) 3x3Трита на троичных трёхбитных одноединичных триггерах 3x3ИЛИ-НЕ в логическом симуляторе Atanua.
Ёмкость модуля по сравнению с модулем двоичной SRAM 3x3Бита увеличивается с 2^9 = 512 кодов до 3^9 = 19 683 кодов, т.е. в 3^9/2^9 = 19 683/512 = 38,4... раза (на 384,...%). При увеличении числа элементарных ячеек (строк и колонок) ёмкость увеличивается в ещё большее число раз (на ещё большее число %).
Испытания модели показали её работоспособность.
Более подробное описание модуля троичной трёхбитной одноединичной TSRAM и файл с моделью модуля в логическом симуляторе Atanua находится на странице http://knol.google.com/k/%D1%82%D1%80%D0%BE%D0%B8%D1%87%D0%BD%D0%B0%D1%8F-sram#view011 .JPG?1295273868)
В прикреплённом файле приведён снимок модели модуля троичной трёхбитной одноединичной сверхоперативной памяти (TSRAM) 2x2Трита с меньшими аппаратными затратами по сравнению с предыдущим модулем (из-за применения аналоговых ключей в выходных линиях) на троичных трёхбитных одноединичных триггерах 3x3ИЛИ-НЕ в симуляторе схем Circuit Simulator v1.5n.
Ёмкость модуля по сравнению с модулем двоичной SRAM 2x2Бита увеличилась с 2^4 = 16 кодов до 3^4 = 81 кода, т.е. в 3^4/2^4 = 81/16 = 5,06... раза (на 50,6...%). При увеличении числа элементарных ячеек (строк и колонок) ёмкость увеличивается в ещё большее число раз (на ещё большее число %).
Испытания модели показали её работоспособность.
Более подробное описание модуля троичной трёхбитной одноединичной TSRAM находится на странице http://knol.google.com/k/%D1%82%D1%80%D0%BE%D0%B8%D1%87%D0%BD%D0%B0%D1%8F-sram#view013 .JPG?1295702321)
В прикреплённом файле приведён снимок модели модуля троичной трёхбитной одноединичной сверхоперативной памяти (TSRAM) 2x4Трита на троичных трёхбитных одноединичных триггерах 3x2ИЛИ-НЕ в симуляторе схем Circuit Simulator v1.5n.
Аппаратные затраты, по сравнению с двоичной SRAM, на дешифраторы строк и колонок не увеличились, а на одну элементарную ячейку SRAM увеличились в 1,5 раза (на 50%) (один дополнительный логический элемент, один дополнительный аналоговый ключ и один дополнительный провод данных BitLine2 (BL2)).
Ёмкость же модуля, по сравнению с модулем двоичной SRAM 2x4Бита, увеличилась с 2^8 = 256 кодов до 3^8 = 6 561 кода, т.е. в 3^8/2^8 = 6 561/256 = 25,62... раза (на 256,2...%).
При увеличении числа элементарных ячеек (строк и колонок) ёмкость увеличивается в ещё большее число раз (на ещё большее число %).
Испытания модели показали её работоспособность.
Более подробное описание модуля троичной трёхбитной одноединичной SRAM и код модели находятся на странице http://knol.google.com/k/%D1%82%D1%80%D0%BE%D0%B8%D1%87%D0%BD%D0%B0%D1%8F-sram#view014 Так как аппаратные затраты только на одну элементарную ячейку увеличиваются в 1,5 раза, то на таком же количестве логических элементов можно построить модуль двоичной SRAM c 8*1,5=12 элементарными ячейками, которые имеют ёмкость 2^12=4096 кодов, т.е. ёмкость троичной SRAM, по сравнению с двоичной SRAM на таком же числе логических элементов, увеличивается в 6 561/4 096 = 1,6018... раза (на 60,18...%).
015 В модуле двоичной SRAM шина данных состоит из двух проводников: BL0 и BL1.
Ёмкость модуля равна 2^n кодов, где n - число элементарных ячеек SRAM.
Удельное число проводников шины данных равно 2/2^n=1/2^(n-1) [проводников/число кодов].
В модуле троичной трёхбитной SRAM шина данных состоит из трёх проводников: BL0, BL1 и BL2, т.е. на один проводник (BL2) или на 50% больше.
Ёмкость модуля равна 3^n кодов.
Удельное число проводников шины данных равно 3/3^n=1/3^(n-1) [проводников/число кодов].
1/3^(n-1)016 При создании часть текста пропала. Сайт барахлит.
Продолжение предыдущего блока:
1/3^(n-1)017 При создании часть текста опять пропала. Сайт барахлит.
Для любого n 1/3^(n-1)018 При создании часть текста опять пропала. Сайт барахлит.
1/3^(n-1)019 При создании часть текста опять пропала. Сайт барахлит.
1/3^(n-1) меньше 1/2^(n-1) при любых n, т.е. удельное число проводников шины данных в модуле троичной SRAM для любого числа элементарных ячеек меньше удельного числа проводников шины данных в модуле двоичной SRAM.020 При создании текста сайт барахлит на знаке "меньше".